A.V. Strogonov, S.V. Zhigulsky, V.S. Pozhidaev
A 8 bit, 75 MS/s control logic for successive approximation analog-to-digital converter (ADC) synthesized from Verilog HDL code by Cadence EDA tools is presented in this paper
Key words: control logic, ADC, hardware description language Verilog, Cadence
Геометрические размеры топологического представления контроллера составили
| Напряжение питания, В | Температура, ˚C | Потребляемая мощность, мВт | Максимальная частота, МГц | ||
После команды Старт на сдвиговом регистре устанавливается логический нуль на всех разрядах кроме первого. Он в свою очередь начинает последовательно устанавливать единицу на разрядах регистра данных, начиная со старшего. Далее в зависимости от сигнала с компаратора разряд сохраняет своё значение или устанавливается в нуль. Процесс повторяется до тех пор, пока не установится младший значащий разряд
Основные элементы АЦП последовательного приближения представлены на рисунке 1.2. Этот АЦП выполняет преобразования в командном режиме. После подачи команды CONVERT START устройство выборки-хранения УВХ (SHA) устанавливается в режим хранения, и все разряды регистра последовательного приближения РПП (SAR) сбрасываются в "0", кроме старшего значащего разряда (MSB), который устанавливается в "1". Выходной сигнал регистра последовательного приближения (РПП) подается на внутренний ЦАП. Если выходной сигнал ЦАП больше, чем аналоговый входной сигнал, старший разряд РПП сбрасывается, в противном случае он остается установленным. Затем следующий старший значащий разряд устанавливается в "1". Если сигнал на выходе ЦАП больше, чем аналоговый входной сигнал, старший разряд РПП сбрасывается, в противном случае бит остается установленным. Описанный процесс поочередно повторяется для каждого разряда. Когда все разряды, в соответствии с входным сигналом, будут установлены в "0" или в "1", содержимое регистра последовательного приближения придет в соответствие со значением аналогового входного сигнала, и преобразование завершится. Если рассматриваемый АЦП имеет выход в виде последовательного порта, то последовательно поступающие биты можно непосредственно передавать на выход.
|
|
|
Окончание преобразования индицируется сигналами end-of-convert (EOC), data-ready (DRDY) или BUSY (фактически, отсутствие сигнала BUSY индицирует окончание преобразования). Полярности и наименование этого сигнала могут отличаться для различных АЦП последовательного приближения, но основная концепция сохраняется. В начале интервала преобразования логический уровень сигнала высокий (или низкий) и остается в этом состоянии, пока преобразование не закончено. Затем уровень сигнала становиться низким (или высоким). Фронт сигнала индицирует наличие выходных данных.
|
|
|
Рисунок 1.2 – АЦП последовательного приближения
Дата добавления: 2018-10-26; просмотров: 167; Мы поможем в написании вашей работы! |
Мы поможем в написании ваших работ!