DESIGNING OF A CONTROL LOGIC OF 8-BIT, 75 MS/s SAR ADC BY CADENCE EDA
УДК 621.3
ПРОЕКТИРОВАНИЕ КОНТРОЛЛЕРА ДЛЯ 8-БИТНОГО АЦП ПОСЛЕДОВАТЕЛЬНОГО ПРИБЛИЖЕНИЯ С ЧАСТОТОЙ ВЫБОРКИ 75 МГц С ИСПОЛЬЗОВАНИЕМ СРЕДСТВ САПР CADENCE
А.В. Строгонов, С.В. Жигульский, В.С. Пожидаев
В статье рассматриваются проектирование контроллера для 8-битного аналого-цифрового преобразователя (АЦП) последовательного приближения на языке Verilog-HDL и полный маршрут синтеза топологии с использованием программных средств САПР Cadence
Ключевые слова: контроллер, АЦП, язык описания аппаратных средств Verilog, Cadence
В данной статье предлагается рассмотреть проектирование контроллера 8-битного АЦП в составе большой интегральной схемы (БИС) по методу последовательного приближения с частотой выборки 75 МГц по 180 нм БиКМОП-технологии с использованием современных средств САПР [2-5], позволяющих разрабатывать сложно-функциональные устройства в кратчайшие сроки.
При реализации АЦП предложено использовать ЦАП на коммутируемых конденсаторах. Использование ЦАП на коммутируемых конденсаторных матрицах обеспечивает низкое энергопотребление и линейность по сравнению с резистивными матрицами.
Трудоёмкая работа по проектированию электрической схемы управления на уровне вентилей заменяется на описание устройства на поведенческом уровне с использованием высокоуровневого языка Verilog-HDL с последующим синтезом топологии в SoC Encounter.
Аналоговая часть в АЦП обычно занимает более 70 % площади топологической схемы. Поэтому проектирование цифровой части БИС целесообразно выполнять только после завершения проектирования аналоговой.
|
|
|
На рис. 2 представлен упрощенный маршрут проектирования цифровых блоков БИС с использованием программных средств САПР Cadence. Язык Verilog-HDL поддерживает три основных уровня абстракции: поведенческий или алгоритмический уровень, RTL-уровень (RegisterTransferLevel – уровень межрегистровых передач) и вентильный (структурный).
Пример 1 демонстрирует синтезопригодное описание контроллера 8-битного АЦП на языке Verilog HDL. Регистр последовательного приближения (РПП) является основной частью контроллера, определяющей алгоритм его работы.
______________________________
Строгонов Андрей Владимирович – ВГТУ, д-р техн. наук, профессор, e-mail: andreis@hotmail.ru, тел.: 8(473)2437695
Жигульский Серафим Вячеславович – ОАО “СКТБ ЭС”, аспирант, e-mail: jiguls@yandex.ru
Пожидаев Вадим Сергеевич – ОАО “СКТБ ЭС”, аспирант, e-mail: vadim.s.pozhidaev@gmail.ru
Помимо РПП, в состав контроллера входят система управления устройством выборки и хранения (УВХ) и параллельный интерфейс вывода данных. УВХ управляется сигналом “sh”. Вывод результата преобразования АЦП осуществляется по средствам сигнала result<7:0>, а управление ЦАП сигналом dac<7:0>.
|
|
|
На рис. 3 приведены результаты функционального моделирования в среде NCLaunch, подтверждающие правильность разработки устройства.
Рис. 1. Алгоритм работы регистра последовательного приближения
Рис. 2. Упрощенный маршрут проектирования цифрового блока БИС в САПР Cadence
module sar (input clk, cmp, go,
output reg sh, output reg [7:0] dac, result);
reg [7:0] shift;
reg [1:0] state;
always @(*)
begin
//initial block
if (go) begin
state<=0;
sh = 0;
dac = 8'b10000000;
result = 8'b 0000_0000;
shift = 0100_0000;
end
end
//conversation block
always @(posedge clk) begin
case(state)
//main part of convertion
0: begin
if (shift == 8'b 0000_0001) state <= 1;
if (cmp) result = dac;
dac = result | shift;
shift = shift >> 1;
sh=1;
end
//the end of conversation
1: begin
state <= 0;
if (cmp) result = dac;
shift = 8'b 0100_0000;
dac = 8'b 1000_0000;
sh = 0;
end
endcase
end
endmodule
Пример 1. Синтезопригодное описание контроллера 8-битного АЦП на языке Verilog HDL
Рис. 3. Функциональное моделирование контроллера 8-битного АЦП в среде NCLaunch
Логический синтез является важным этапом в маршруте синтеза цифровых схем из RTL описания. Здесь проводится процесс разделения описания на логические модули. После синтезируется логическая схема во внутренней, так называемой, технологической библиотеке.
|
|
|
Для логического синтеза контроллера необходимо загрузить библиотеки стандартных элементов, на основе которых будет проводиться синтез устройства и Verilog описание устройства. После загрузки описания автоматически формируется первичное RTL представление. Задав частоту тактирования и временные задержки для входных и выходных сигналов, выводим отчет о временных параметрах схемы, и на их основе выбираем уровень оптимизации. Проводим синтез оптимизированной схемы, выводим отчет по временным параметрам у 10 наихудших путей, убедившись, что задержки по ним находятся в допустимых пределах, создаем netlist-файл и файл задержек.
Топологическое проектирование контроллера проводилось в среде SoC Encounter САПР Cadence (рис. 4). Выходными данными среды SoC Encounter являются представления топологии в формате GDSII и оптимизированная схема на вентильном уровне для среды Virtuoso. Следующим этапом является физическая верификация полученной топологии, которая включает в себя проверку на соответствии конструктивно-технологическим проектным нормам (DRC) 180 нм БиКМОП-технологии и соответствие электрической схемы топологическому представлению (LVS).
|
|
|
Топологическое проектирование включает следующие этапы:
- синтез топологии в приложении SoC Encounter;
- физическая верификация топологии;
- контрольное постсинтезное моделирование с учетом задержек.
Синтез топологии контроллера был осуществлён в приложении SoC Encounter (рис.4). Перед синтезом топологии создается рабочий каталог, в который помещаются следующие файлы:
- файл netlist-а, синтезированный ранее на основе Verilog-описания;
- lib-файлы с максимальной, минимальной и типовой временными библиотеками, описывающими временные характеристики логических элементов при различных температурах и напряжениях питания. (D_CELLS_CORE_fast_1_98V_m40C_ev.lib, D_CELLS_CORE_slow_1_62V_125C_ev.lib, D_CELLS_CORE_typ_1_80V_25C_ev.lib);
- библиотечный и основной lef-файлы технологии (xt018_m6.lef, D_CELLS.lef);
- файл временных ограничений, полученный в RTLCompiler - *.sdc.
| 
|
| Рис. 4. Топологическое представление контроллера 8-битного АЦП в SoC Encounter | Рис. 5. Топологическое представление контроллера 8-битного АЦП в Virtuoso |
Ниже перечислены и кратко охарактеризованы этапы синтеза топологии:
- импорт входных файлов в проект, инициализация проекта;
- размещение блоков ввода/вывода;
-установка размеров области создания топологии на кристалле (floorplan);
- создание периферийных колец питания;
- размещение ячеек и временной анализ;
- построение дерева синхронизации;
- трассировка межсоединений и оптимизация;
- верификация топологии;
- сохранение топологии в формате GDSII.
После синтеза и проверки топологии в приложении SoC Encounter был произведён импорт полученной топологии и схемы контроллера из Netlist-а в приложение Virtuoso (рис.5), где были созданы представления топологии (layout), схемы (schematic) и символа (symbol), соответствующего схеме.
Финальная проверка работоспособности контроллера заключается в постсинтезном моделировании. Сравнивая результаты функционального моделирования и результаты схемотехнического моделирования с учетом RC-паразитов можно сделать вывод, что контроллер работает корректно.
(рис 3).
Выводы
На примере проектирования контроллера АЦП по методу последовательных приближений показан системный уровень проектирования заказных БИС с использованием программных средств Cadence: NClaunch, RTLCompiler, SoC Encounter.
В ходе проектирования была разработана RTL-модель контроллера АЦП, его схемное и топологическое представления, которые могут быть использованы для разработки индустриальных АЦП по методу последовательных приближений в виде сложно-функционального блока, представляющего собой законченное устройство, с оптимизированной топологией.
Литература
1.
2. Cadence Encounter Digital Implementation System https://www.cadence.com
3. SoC Encounter RTL-to-GDSII System http://www.cadence.com/rl/Resources/datasheets/soc_encounter_ds.pdf
4. Encounter RTL Compiler Advanced Physical Option http://www.cadence.com/rl/Resources/datasheets/
rtl_physical_ds.pdf
5. Cadence Encounter Digital Implementation System http://www.cadence.com/rl/Resources/datasheets/
edi_system_ds.pdf
Воронежский государственный технический университет
ОАО “СКТБ ЭС”
DESIGNING OF A CONTROL LOGIC OF 8-BIT, 75 MS/s SAR ADC BY CADENCE EDA
Дата добавления: 2018-10-26; просмотров: 230; Мы поможем в написании вашей работы! |
Мы поможем в написании ваших работ!