А) двухадресная команда; б) одноадресная команда
ПЕРЕЧЕНЬ
учебных материалов, разрешённых для использования на экзамене
по дисциплине "ЦУ и МП в РЭО"
Рисунок 1.1 – Функциональная структура процессора (а) и ее разбиение для реализации процессора в виде комплекта секционных БИС (б)
Рисунок 2.1 – Общая структура процессора
Рисунок 2.2 – Структура микропроцессорной системы
Рисунок 2.3 – Мультиплексирование шины адресов/данных
Рисунок 3.1 – Архитектура типового микропроцессора
Рисунок 3.2 – Диаграмма выполнения процедуры ввода-запоминания-вывода
I – управляющая часть:
БУПК – блок управления последовательностью команд;
БУВОп – блок управления выполнением операций;
БУФКА – блок управления формированием кодов адресов;
БУВП – блок управления виртуальной памятью;
БУВВ – блок управления вводом/выводом;
БС – блок синхронизации;
БЗП – блок защиты памяти;
БУПРПр – блок управления прерыванием работы процессора;
II – операционная часть:
РгСОЗУ – регистровое сверхоперативное запоминающее устройство;
АЛБ – арифметико-логический блок;
БДА – блок дополнительной арифметики.
Рисунок 3.3 – Общая логическая структура микропроцессора
|
|
| Рисунок 5.1 – Принципиальная схема вычитателя числа А из числа В | Рисунок 5.2 – Принципиальная схема вычитателя числа В из числа А |
|
|
|
Рисунок 5.3 – Структурная схема арифметического устройства
Таблица 5.1 – Список команд арифметического устройства
| Номер строки | Управляющий код | Выполняемая операция | ||||
| КК0 | КК1 | КК2 | КК3 | PРI | ||
| 0 | 0 | 0 | 0 | 0 | 0 | S = A + B |
| 1 | 0 | 0 | 0 | 0 | 1 | S=A+B+1 |
| 2 | 0 | 0 | 0 | 1 | 0 | S=B – A – 1 |
| 3 | 0 | 0 | 0 | 1 | 1 | S = B – A |
| 4 | 0 | 0 | 1 | 0 | 0 | S=B – 1 |
| 5 | 0 | 0 | 1 | 0 | 1 | S = B |
| 6 | 0 | 0 | 1 | 1 | 0 | S = B |
| 7 | 0 | 0 | 1 | 1 | 1 | S = B+ 1 |
| 8 | 0 | 1 | 0 | 0 | 0 | S=A – В – 1 |
| 9 | 0 | 1 | 0 | 0 | 1 | S = A – B |
| 10 | 0 | 1 | 0 | 1 | 0 | S= – A – B – 2 |
| 11 | 0 | 1 | 0 | 1 | 1 | S= – B – A – 1 |
| 12 | 0 | 1 | 1 | 0 | 0 | S= – B – 2 |
| 13 | 0 | 1 | 1 | 0 | 1 | S= – B – 1 |
| 14 | 0 | 1 | 1 | 1 | 0 | S= – B – 1 |
| 15 | 0 | 1 | 1 | 1 | 1 | S= – B |
| 16 | 1 | 0 | 0 | 0 | 0 | S = A – 1 |
| 17 | 1 | 0 | 0 | 0 | 1 | S = A |
| 18 | 1 | 0 | 0 | 1 | 0 | S= – A – 2 |
| 19 | 1 | 0 | 0 | 1 | 1 | S= – A – 1 |
| 20 | 1 | 0 | 1 | 0 | 0 | S= – 2 |
| 21 | 1 | 0 | 1 | 0 | 1 | S = – l |
| 22 | 1 | 0 | 1 | 1 | 0 | S = – l |
| 23 | 1 | 0 | 1 | 1 | 1 | S = 0 |
| 24 | 1 | 1 | 0 | 0 | 0 | S = A |
| 25 | 1 | 1 | 0 | 0 | 1 | S = A+1 |
| 26 | 1 | 1 | 0 | 1 | 0 | S= – A – 1 |
| 27 | 1 | 1 | 0 | 1 | 1 | S = – A |
| 28 | 1 | 1 | 1 | 0 | 0 | S= – 1 |
| 29 | 1 | 1 | 1 | 0 | 1 | S=0 |
| 30 | 1 | 1 | 1 | 1 | 0 | S=0 |
| 31 | 1 | 1 | 1 | 1 | 1 | S = + l |
Рисунок 5.4 – Трехшинная структура операционного блока микропроцессора
|
|
|
Рисунок 5.5 – Двухшинная структура операционного блока микропроцессора
Рисунок 5.6 – Одношинная структура операционного блока микропроцессора
Рисунок 5.7 – Временные диаграммы сигналов считывания
Однобайтных команд из памяти
R0-R7 – регистры общего назначения (РОН);
АСС – регистр аккумулятор СОЗУ;
РСН – старший байт программного счетчика;
PCL – младший байт программного счетчика.
RI – регистр команд;
CNTR – регистром управления.
ТМР1 и ТМР2 – регистры временного хранения данных для входов АЛУ;
RAL – младший байт регистра адреса;
RAH – старший байт регистра адреса;
PSW – регистра состояния процессора;
ВUF – буфер.
Рисунок 5.9 – Операционный блок микропроцессора
Рисунок 6.1 – Структурная схема блока микропрограммного управления
Рисунок 6.2 – Алгоритм микропрограммы операционного блока
Рисунок 6.3 – Размещение микропрограмм в ПЗУ
Рисунок 6.4 – Усовершенствованный блок
Микропрограммного управления
Рисунок 6.6 – Формат микрокоманды микропроцессора
|
|
|
Рисунок 6.7 – Структурная схема блока микропрограммного управления
Рисунок 6.8 – Структурная схема микропрограммного устройства управления
Таблица 6.1 – Типовые команды процессора, выполненного
На микросхемах серии К589
|
Рисунок 7.1 – Классификация команд по основным признакам
Рисунок 7.3 – Форматы команд процессоров СМ:
а) двухадресная команда; б) одноадресная команда
Рисунок 7.5 – Пример записи однобайтовых команд
Рисунок 7.6 – Пример записи двухбайтовых команд
Рисунок 7.7 – Примеры кодирования двухадресных команд в процессорах СМ
Рисунок 8.5 – Адресация байтов и слов
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| S | Z | 0 | AC | 0 | P | 1 | C |
S (Sign) – знак, S = 0 означает «плюс», S = 1 – «минус»;
Z (Zero) – нулевой результат, Z = 0 – неравенство нулю, Z = 1 – равенство нулю;
AC (Auxiliary Carry) – вспомогательный перенос;
C (Carry) – перенос, С или АС = 1 – наличие переноса, С или АС = 0 – его отсутствие;
Р (Parity) – четность веса слова, Р = 0 – нечетность, Р = 1 – четность;
разряды 5, 3, 1 содержат константы и для признаков не используются.
Рисунок 8.6 – Форматы PSW для восьмиразрядного процессора Intel 1885
|
|
|
| 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| OF | DF | IF | TF | SF | ZF | AF | PF | CF |
Из 16 разрядов используются только девять:
CF (Carry Flag) – флаг переноса при арифметических операциях;
PF (Parity Flag) – флаг четности результата;
AF (Auxiliary Flag) – флаг дополнительного переноса;
ZF (Zero Flag) – флаг нулевого результата;
SF (Sign Flag) – флаг знака (совпадает со старшим битом результата);
TF (Trap Flag) – флаг пошагового режима (используется при отладке);
IF (Interrupt-enable Flag) – флаг разрешения аппаратных прерываний;
DF (Direction Flag) – флаг направления при строковых операциях;
OF (Overflow Flag) – флаг переполнения.
Рисунок 8.7 – Форматы PSW для шестнадцатиразрядного Intel 8086
Рисунок 8.8 – Значения сигналов состояния и управляющие
Дата добавления: 2022-12-03; просмотров: 20; Мы поможем в написании вашей работы! |
Мы поможем в написании ваших работ!