Параллельные сумматоры с параллельным переносомПараллель тасмалдауы бар параллель сумматорлар

Лекция 2

Цифр лық құрылғылардың синтездеуінің негізі . Құрамдастырылған ц ифр лық құрылғылардың синтездеудегі амалдардың ретілігі. Құрамдастырылған цифрлық құрылғылар логикалық формуласының аналитикалық жазылуы.Базис түсінігі

2.1 Құрамдастырылған цифрлық құрылғылардың (ҚЦҚ) синтездеудегі опреациялаының ретілігі.

1.(ҚЦҚ) анықтамасына, қолдануының тағаиндалуына, жұмыс істеу принципінің сөздік сипамасына сәйкес ақиқат кестесін құру.

2. Ақиқат кестесіне сәйкес логикалық формуласын құру.

3.Алынған формуланы әр түрлі вариант істеп оның ішінен түрлі критериге сәйкес ең жақсысын табу мақсатында талдау.

4.Және, немесе, емес элементерден  ҚЦҚ функциональдық сұлбасының құруСоставление функциональной схемы КЦУ из элементов И, ИЛИ, НЕ.

2.2 Аналитическая запись логической формулы КЦУ

МДҚП пішінде жазу (Мүлтіксіз дизъюнктивті қалыпты пішін). МДҚП-да логикалық формула әр біріне бүкіл тәуелсіз айнымалылардан емесімен немесе олсыз кіретін бірнеше логикалық көбейтінділердің қосыдысынан тұратын өрнекті айтады.

 Формуланы алу екі сатыда өтеді.

 а)Бүкіл тәуелсіз айнымалылар кіретін көбейтінділердің қосындысы жазылады. Қосындылардың саны логикалық функция 1 болатын ақиқат кестесінен алынған жиындардың санына тең.;

б)алынған жиында қарастырылыған нольге тең тәуелсіз айнымалылардың үстіне инверсия белгісі қойыладыМКҚП пішінде жазу. (Мүлтіксіз конъюнктивті қалыпты пішін ).

МКҚП пішінде формула бүкіл айнымалылар емесумен немесе онсыз кіретін логикалық бірнеше қосындылардың көбйтіндісіне тең.

Алдыңғы жағдайдағыдай формуланы алу екі сатыда өтеді:

а) Барлық көбейтінділердің логикалық көбейтіндісі жазылады; көбейтінділердің саны логикалық функция 0 болатын ақиқат кестесінен алынған жиындардың санына тең;

б)алынған жиында қарастырылыған бірге тең тәуелсіз айнымалылардың үстіне инверсия белгісі қойылады.

ҚЦҚ және МКҚП түрдегі формулар эквивалентіжәне логика алгебрасының заңдарының көмегімен бірінен- біріне түрлендіруге болады.

Мысал:Үш кірісі бар мажоритарлы логикалық элементті синтездеу керек. Шығу күйі кіріс сигналдардың көбімен сәйкес келетін логикалық элементті мажоритарлы деп атайды.

Мажоритарлы элементің сөздік сипатамасын негізіндегі құрылған оның ақиқат кестесі. (5 Кесте).

 

5 Кесте – мажортарлы элементің ақиқат кестесі

X1	X2	X3	Y
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

Ақикат кестесінің негізінде МДҚП және МКҚП функциялары жазылады, сосын функциональдық элементің сұлбасы құрастырылады. МДҚП

МКҚП:

3 сурет Мажоритарлық элементің функциональды сызбасы.

.Бұл сұлба 8 элементен тұрады.Жалпы кірісінің саны 19-ға тең.Кірісінің саны сұлбаның күрделілігін сипатайды және Квайнша сан деп аталады. МКҚП негізінде құрылған функцияда 19 кірісі болады..

2.3 базис түснігі.

Кез келген күрделі функция ақиқат кестесімен , МДҚПнемесе МКҚП беріледі. Осы формулалардың кез келгені логикалық қосу, көбейту және жоққа шығару жаылады. Сондықтан цифрлық сигналдарды өңдеуді іске асыратын логикалық құрылғыларды жалпы жағдайда ЖӘНЕ,НЕМЕСЕ, ЕМЕС операциялар орындайтын элементер міндетті түрде болу керек. Мұндай элементердің жиынтығы функциональды толық логикалық элементер жүйесі немесе логикалық базис деп аталады.

 Бұл мынаны білдіреді. ЖӘНЕ,НЕМЕСЕ, ЕМЕС элементердің комбинациялары жеткілікті түрде алып кез келген күрделі цифрлық құрылғы жасап шығаруға болады.. ЖӘНЕ,НЕМЕСЕ, ЕМЕС элементерден тұратын базис негізгі деп аталады.

Бірақта мұндай жүйеде керек элементердің санын не ЖӘНЕэлементін болмаса НЕМЕСЕ элементін шығарып керекті элементердің санын азайтуға болады.

Мысалы, Морган теоремасына сәйкес мыны өрнекті алайық . Бұл өрнекте НЕМЕСЕ логикалық амалын айнымалардың инверсті міндерінін ЖӘНЕ амалымен ,нәтижесіне инверсия амалын қолданып  ,НЕМЕСЕ элементін шығарып тастауға болады. (4сурет).

4 сурет. НЕМЕСЕ элементін ЕМЕС,ЖӘНЕ элементерімен іске асыру.

Дәл солай айнымалардың инверсті мәндеріне логикалыұ ұосу амалын қолданыпсодан кейін инверсия амалын қолданып ЖӘНЕ элементін шығарып тастауға  болады.

Демек екі элементерден тұратын (НЕМЕСЕ,ЕМЕСәлде ЖӘНЕ,ЕМЕС)жүйелер функциональды толық жүйелер болып саналады және минимальды логикалық базистен құрылады.. Минимальды логикалық базиспен функциональды толық жүйелерді сұлба түрде іске асыру үшін универсальды НЕМЕСЕ-ЕМЕС,ЖӘНЕ-ЕМЕС,ЖӘНЕ-НЕМЕСЕ-ЕМЕС логикалық элемЕнтерді қолдану жолымен іске асырылады(5сурет).

5 суретУниверсальды(Әмбебап)логикалық элементтер

НЕМЕСЕ-ЕМЕС элементі. 5сурет,а) Пирс тілсызығы деп аталатын логикалық оерацияны іске асырады . Шеффер штрихі деп аталатын логикалық операцияны іске асыратын ЖӘНЕ-ЕМЕС элементІ И-НЕ (5,б сурет). Және-немесе-емес элементі (5,всурет) осуществляет операцию операциясын іске асырады және күрделі базистің элементі болып саналады.

Универсаль базистің элементері негізгі үш амалды іске асыруғамүмкіндік береді. (6сурет). Мысалы ЕМЕС амалын ЖӘНЕ-ЕМЕС элементің көмегімен іске асыру үшін кірістерін біріктіру жеткілікті.Например, для осуществления операции НЕ с помощью элемента -НЕ достаточно объединить входы (рисунок 6,асурет). НЕМЕСЕ-ЕМЕС элементі үшін дәл солай істеу керек.

6 сурет. ЕМЕС,ЖӘНЕ,НЕМЕСЕ функцияларын ЖӘНЕ-ЕМЕС элементерімен іске асыру.

ЖӘНЕ-ЕМЕС пен инверторды тізбектей жалғағанда логикалық көбейту амалы іске асырылады:  (6,бсурет). Дәл осылай қосылған НЕМЕСЕ-ЕМЕС элементер логикалық көбейту амалын іске асырады:

Екеуі кірістері біріктірілген, инвертор режимінде істейтін үш ЖӘНЕ-ЕМЕС элементер логикалық қосу амалын іске асыруға мүмкіндік береді (6,в сурет), . Үш НЕМЕСЕ-ЕМЕСэлементерді жалғастырып логикалықкөбейту амалын іске асыруға болады

Жалпы жағдайда логикалық функция Y бірнеше айнымалыларға тәуелді X₁,X₂,…,X_n. Функция анықталған деп аталады егерде барлық айнымалылар үшін оның мәні белгілі болса. Функция анықталмаған деп аталады, егерде есеп шарты бойынша оның кейбір аинымалар терімділері мүмкін болмаса.Бұл жағдайда оны іске оңай асыру үшін оған ноль немесе бір жазып қосымша анықтап жіберуге болады. Говорят, что функция Y определена, если известны её значения для всех возможных наборов переменных. Функция Y не определена, когда некоторые сочетания переменных по условию задачи невозможны. В этом случае её можно доопределить, приписав ей значение «1» либо «0» по соображениям удобства реализации.

3. Логикалық формулаларды минималдау. Минималдаудың есептеу әдісі. Анықталмаған логикалық функциялардың минималдау. Әмебап базистерде құрлымдық формулалар жазу.

Логикалық құрылғының функциональдық сұлбасынан логикалық формулалардың күрделігінің бірмәнді тәуелділігі логикалық құрылғылардың құрлысының формуласын ықшамдау керектігін кажет ететін кортындыға ікеледі. Минималдау үрдісі логика алгебрасының теоремалары мен заңдары және негізгі байланыстарды қолдана отырып іске асырылады.

3.1 Ықшамдап есептеу әдісі.

Бұл әдістің мәні мынада: жүйелі түрде кейбір формулаға логика алгебрасының заңдарын, тепе теңдік ережелерімен өзгерту. .Және бұл жағдайда МДҚП кіретін біреуін немесе бірнешеуін қосу, көбейткіштері бар, желемдеу ережесін және тағы басқа әдістер қолдынылады.

 Мысал: Мажоритарлы элементің  МДҚП түрде жазылған функциясын ықшамдау және оның сұлбасын негізгі базисте іске асыру.

Бірінші үш минитермді төртіншімен желімдеп мажоритар элементің ДҚП функциясын аламыз.Бұл функция алғашқыға қарағанда қарапайымдылау.:

Y = X₁·X₂ ∨ X₁·X₃ ∨ X₂·X₃

Минималданған мажоритарлы элменттің функциональдық сұлбасы 7 суретте көрсетілген.

 7сурет Ықшамдалған дезъюнктивті қалыпты пішіндегі функция негізінде іске асырылған мажоритарлы элементің функциональдық сұлбасы.3 және 7 суреттегі сұлбаларды салыстыра отырып квайн санының ықшамдалған сұлбада 19 дан 9 дейін кемігенін көреміз

 Карно картасысымен ықшамдау әдісі.

Карно картасы –логикалық функциялардың ақиқат кестесін графикалық түрде көрсетілуі. Оның 2ⁿ көзі болады,мұндағы n-логикалық айнымалардың саны.Мысалы үш айнымалы функцияның Карно картасының көзі 2ⁿ=2³=8, ал төрт айнымалы үшін— 2⁴=16. Мынаған зейін аудырыңдар.Бағаналардың(егер n>3, дәл сондай жолдарыда)табиғи түрде екілік кодтың өсуіне байланысты емес белгіленеді. Кіретін айнымалардың мәніне сәйкес, карта координаталар жүйесімен белгіленеді. Бағаналар координатасы былай өзгереді:00 01 11 10, яғни көрші сандар жиынтығы бір бірінен бір цифрмен кез келген разрядта айырмашылғы болу ерек.

 Ықшамдау үрдісі мағанасы мынада: 2^k (k –бүтін сан) көзі бар тік бұрышты салу.Көрші элементар көбейтіндісіне (бір разрядта айырмашылығы бар) сәйкес көрші көздер тік бұрышқа біріктірледі.

Карно картасы жазықтықта кескінделген мен, квадратардың көршілері тордың бетінде орнатылады. Картаның жоғарғы және төменгі шекарасын желімдегенде цилиндр бетін құрады. Бүйір шекараларын желімдегенде тор беті пайда болады.

Мысал: Ақиқат кестесімен берілген үш айнымалы функцияны ықшамдау керек ( 6кесте).

 6 кесте. Үш айнымалы функцияның ақиқат кестесі.

 

X1	X2	X3	Y
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	0
1	1	1	0

МДҚФ функция:

Карно картасын құрамызда және жанжағын белгілейміз.

8 сурет. 3 айнымалы функцияға жазылған Карно картасы.

Карно картасында екі тік бұрыш құрамыз.Біріншісі екі бірінші минитермді (қосындысын) біріктіреді (жақшаға алады), екіншісі жоғарда көрсетілген МДҚП-ның ықшамдалатын функциясының бірінші және үшінші қосыныдысы.Тік бұрышқа біріктірілген минтермдера айырмашылығы тек бір разрядта ғана.Ықшамдалғанда есептеу әдісімен жақшаның сыртына олардың өзгермейтін бөлігі функцияның ықшамдалған мәні:

Сөитіп Карно картасымен көмегімен бір көбейтіндіге айырмашылығы бар, элементар көбейтінділері көрші көздерде орналастыруға болады

Ықшамдау алгоритмі. (Ықшамдаудағы қимылдардың реттігі.):

1. Карно картасы кескәнделеді де және қабырғалары белгіленеді.

2. Функция бір мәнін қабылдайтын айнымалар жиынтығына сәйкес көздерді бірмен, ал қалғандарын нольмен толтырамыз.

3. картаны тік бұрышпен жабудың ең жақсы вариантын қабылдайды. Тік бұрыштардың саны аз болу керек, мұндай вариант бірнеше болса, оның ішінен тік бұрыштардың ең үлкен аудан беретіні таңдап алынады.

 

Мысал: Карно картасымен берілген төрт айнымалылы функцияны ықшамдаңдар: (9сурет).

9сурет.

 Төрт айнымалылы функциясының Карно картасы

Карно картасынан функцияның ықшамдалған түрін жазамыз:

3.2 Анықталмаған логикалық функцияларды ықшамдау.

Егерде функцияның кіретін айнымалыларда тиым салынған жиынтықтар бар болатын болса, және оларың әрқайсысында да функция бірге немесе 0 тең болатын болса, ондай функция анықталмаған деп аталады. Ыңғайлы Ықшамдау үшін оны қосымша анықтау керек, яғни Карно картасында анықталмаған мәндерін өз еркімен «1» немесе «0» аиырбастау керек.Для удобства минимизации её следует доопределить, то ест ь неопределённые значения карты Карно произвольным образом заменить «1» либо «0».

Егер функцияда m тиым салынған жиынтықтары бар болса,толықтыру вариантардың саны 2^mболу мүмкін.Ықшамдалған функцияның қарапайымрақ болатын вариантын таңдап алған қажет.

3.3 Құрылымдық формулаларды универсал (әмбебап) базистерде жазу.

ЖӘНЕ-ЕМЕС базисінде жазу екі кезеңде өтеді:

а) Негізгі базисте ықшамдалған логикалық формула ДҚП пішінде көрсетіледі.

 б) Алынған формуланың оң бөлігінің үстіне инверсияның екі белгісі қойылады да және де Моргана формуласымен ЖӘНЕ-ЕМЕС базисіне өту жүзеге асырылады.

 Мысал. ЖӘНЕ-ЕМЕС базисінде мажоритарлы логикалық элементтің функциясын жазыңыз:

Бұл екі кезеңде өтеді:

НЕМЕСЕ-ЕМЕС базисінде жазу

а) Негізгі базисте ықшамдалған логикалық функция КҚП пішінде көрсетіледі  

б) Алынған формуланың үстіне инверсияның екі белгісі қойылады және және де Моргана формуласымен НЕМЕСЕ-ЕМЕС базисіне өту жүзеге асырылады.

ЖӘНЕ-НЕМЕСЕ-ЕМЕС базисінде жазу екі сатыда өтілетін:

а) функциясының ниверсиялық мәнінің логикалық формуласы негізгі базисте ықшамдаладыда және ДҚП пішінде көрсетіледі.

Логическая формула для инверсного значения функции минимизируется в основном базисе и представляется в форме ДНФ.

б) ЖӘНЕ-НЕМЕСЕ-ЕМЕС базисіне өту үшін формуланың екі бөлігінеде инверсия белгісі қойылады да , Морган формуласымен ЖӘНЕ-НЕМЕСЕ-ЕМЕС базисіне өткізледі.

Мысал:

4. Логикалық элементтер. Логикалық элементтердің негізгі параметрлері. Транзистор-транзисторлық логика. Қарапайым инвенторлы ТТЛ ЖӘНЕ-ЕМЕС элементі. Күрделі инвенторы бар ТТЛ элементі. ТТЛШ элементтері. Үш шығыс жағдайы бар ТТЛ.

4.1 Логикалық элементтердің негізгі параметрлері.

 

- кіріс бойынша бірігу коэффициенті К_об — логикалық функцияны іске асыратынкірістердің саны.

- шығу бойынша тармақталу коэффициенті К_раз құрылғының бұл топтамадағы логикалық шығыс санының біруақытта берілген логикалық элементтің шығысына жалғанатындығын көрсетеді.

- Жылдам әсер етуі ЛЭ арқылы белігінің таралу уақытының бөгелуімен сипатталады және кіріс және шығыс белгілерінің графиктерімен анықталады (сурет 10). ЛЭ t^1,0_зд.р –ні қосқан кезде белгілінің таралу уақытын, t^0,1_зд.р –нің сөнген кездегі белгісінің уақытын және t^1,0_{зд.р ср} таралуының орташа уақытын ажыратады.

 

                                  

Сурет 10. ЛЭ белгісінің таралу уақытын анықтау

Белгінің таралуының орташа уақыты деп логикалық элементті қосқан және сөндірген кездегі белгінің таралу уақытының жартысына тең уақыт аралығын айтады.

t_{зд.р ср} = (t^1,0_зд.р + t^0,1_зд.р)/2

- жоғарғы U¹ және төменгі U⁰ деңгейлерінің кернеуі және олардың рұқсат етілетін тұрақсыздығы. U ¹ және U ⁰ ретінде «Лог.1» және «Лог.0» кернеулерінің номиналды мәндері түсініледі; тұрақсыздық қатысты бірліктер немесе пайызда көрініс табады.

- жоғарғы U¹ және төменгі U⁰ деңгейлерінің шекті кернеуі. Шекті кернеуі ретінде логикалық элементтің басқа жағдайға ауыса бастайтын сәйкес деңгейлер түсініледі. Бұл параметрлер сәйкес топтамадағы параметрлердің температуралардың жұмыс диапазонындағы орналасуымен анықталады, көптеген анықтамаларда ол U_ПОР ретінде беріледі.

- кіріс токтары I⁰_вх, I¹_вх төменгі және жоғарғы деңгейлердегі кіріс кернеулеріне сәйкес келеді.

- кедергіге қалыпты қарсы тұратындық. Статикалық кедергіге қалыпты қарсы тұратын қасиет қатысты шекті мәндердің кіріс және шығыс белгілерінің мәндері арасындағы минималды айырмашылық ретіндегі логикалық элементтің сипаттамалары бойынша бағаланады.

U^-_ПОМ = U¹_вых.min – U_ПОР

U⁺_ПОМ = U_ПОР – U⁰_вых.min

Әдетте, анықтамалық мәліметтерде пайдаланған кезде ЛЭ-ге ауыстырмайтын кедергінің бір ғана рұқсат етілетін мәні келтіріледі.

- Тұтынылатын қуаттылық P_пот немесе тұтыну тогы I_пот.

- Ауысу энергиясы – бір ғана ауысуды орындауға жұмсалатын жұмыс. Бұл әртүрлі топтамалар мен технологиялардың микросызбаларын салыстыруға қолданылатын интегралды параметр.

4.2 Транзисторлы-транзисторлық логика

Транзисторлы-транзисторлық логиканың элементтері (ТТЛ) орташа және жоғары жылдам әсер ету микросызбаларының базасын құрайды. Әртүрлі параметрлері болатын бірнеше сызба нұсқалары жасалған және оларқолданылады.

 

Сурет 11. Қарапайым а) және күрделі б) инверторы бар ЖӘНЕ-ЕМЕС логикалық элементтері

4.2.1 Қарапайым инверторы бар ЖӘНЕ-ЕМЕС ТТЛ элементі

Мұндай элементтің құрамына ЖӘНЕ логикалық операциясын орындайтын көпэмиттерлі транзистор VT1 (сурет 11,а) мен ЕМЕС операциясын жүзеге асыратын транзистор VT2 кіреді.

Көпэмиттерлі транзистор (КЭТ) ТТЛ-дің негізі болып табылады. КЭТ эмиттерлерінде U⁰=U_КЭ.нас бар болған кезде эмиттерлі ауысымдар тікелей бағытта жылжыған және VT1 арқылы транзистор байытылған режимде тұруға жеткілікті болып саналатын базалық ток I_Б1=(E–U_БЭ.нас–U_КЭ.нас)/R_Б өтеді.

Егер кіріс кернеуін барлық кіріс орындарында U⁰  деңгейінен арттыратын болсақ, онда базадағы кіріс кернеуі U_б=U_вх+U_КЭ.нас=U_БЭ.нас кезінде артады және транзистор VT2 ашылатын болады. Алдағы уақыттағы U_ВХ артуы транзистордың VT1 эмиттерлі ауысымдарының жабылуына әкеліп соқтыратын болады, нәтижесінде ол коллекторлы ауысым тікелей бағытта ауысатын режимге, ал эмиттерлі ауысым кері бағытқа ауысады. Сызбаның шығысындағы кернеуі U_ВЫХ=U_КЭ.нас=U⁰ (байытылған кездегі транзистор VT2).

Осылайша, қарастырылған элемент ЖӘНЕ-ЕМЕС операциясын жүзеге асырады.

ТТЛ элементтерінің қарапайым сызбасында бірқатар кемшіліктер бар. Мұндай элементтерді кезекпен-кезек қосатын болсақ, элементтің шығысында осындай басқа да элементтердің эмиттерлері қосылған кезде ЛЭ-ден тұтынылатын ток артады, ал жоғары деңгейдегі кернеу азаятын болады. Сондықтан элемент төмен жүктелімді қабілетке ие. Бұл ЛЭ-ден транзистор-жүктелімдермен тұтынылатын инверсты режимдегі көпэмиттерлі транзистордың үлкен эмиттерлі тогымен байланысты.

Сонымен қатар, бұл сызба оң кедергіге қарағанда аздаған кедергіге қарсы тұра алатын қасиетке ие: U⁺_ПОМ=U_БЭ.нас–U⁰=U_БЭ.нас–2U_КЭ.нас. Көрсетілген кемшіліктерді жою үшін күрделі инверторы бар ТТЛ сызбасы қолданылады (сурет 11,б).

4.2.2 Күрделі инверторы бар ТТЛ элементтері

Күрделі инверторы бар ТТЛ сызбасы да, қарапайым инверторы бар ТТЛ да ЖӘНЕ-ЕМЕС логикалық операциясын орындайды.

Қарастырылған режимге ТТЛ логикалық элеметінің аймағы сәйкес келеді (сурет 12,а).

 

 

Сурет 12. 155 топтамадағы базалық ЛЭ-нің сипаттамасы: а - беріліс, б – кіріс

Барлық кірістегі кернеу артқан кезде VT2 базаның әлеуеті артады және U_ВХ=U_пор кезінде транзистор VT2 ашылады, коллекторлы ток I_K2 R2 және R4резисторлары арқылы өте бастайды. Нәтижесінде базалық ток VT3 азаяды, ондағы кернеудің азаюы артады және кіріс кернеу азаяды (сурет 12 аймақ 2). Резисторда R4 кернеудің U_R4<U_БЭ.нас азаюы болған сәтте транзистор VT4 жабық болады. U_ВХ=U¹_пор=2U_БЭ.нас–U_КЭ.нас болған кезде транзистор VT4 ашылады. Алдағы уақыттағы кіріс кернеуінің артуы VT2 және VT4-ның байытылуына, сонымен қатар, VT1 инверсты режимге ауысуына әкеледі (сурет 12 аймақ 3). Бұл ретте «а» нүктесінің әлеуеті (сурет 11,б) U_a=U_БЭ.нас+U_КЭ.нас тең, ал «б»-U_б=U_КЭ.нас нүктесі сәйкесінше U_аб=U_а–U_б=U_БЭ.нас тең. Транзисторды VT3 және диодты VD1 ашу үшін U_аб≥2U_БЭ.нас қажет. Бұл шарт орындалмайтындықтан, онда VT3 және VD1 жабық болады және сызба кірісіндегі кернеу U_КЭ.нас=U⁰ тең (сурет 12 аймақ 4).

Ауысқан кезде уақыт аралықтары орын алады. Бұл ток амплитудасын шектеу үшін аздаған кедергісі бар резисторды сызбаға қосады (R₃=100–160 Ом).

Теріс кедергілер әсерінен ЛЭ-ні қорғау үшін сызбаға 0,5–0,6В деңгейде шектейтін диодтар VD2, VD3 енгізілген.

(4–4,5) В-дан асқан оң кернеу кезінде кіріс ток артады. ТТЛ ЛЭ-нә тәжірибеде қолданған кезде пайдаланбаған кірістерді бос қалдыруға болады. Алайда бұл ретте кедергіге қарсы қабілеттілік азаяды. Сондықтан олар әдетте алдыңғы ЛЭ үшін артуға әкелмесе, не өзара бірігеді, немесе R=1 кОм резисторы арқылы кіріс тогын шектейтін +5 В қуат көзіне жалғанады. Әр резисторға 20 кіріске дейін қосуға болады. Осылайша лог «1» деңгейі қолдан жасалады.

Күрделі инверторы бар ТТЛ элементінің кедергіге қарсы тұратын қасиеті:

U⁺_пом = U¹_пор – U⁰ = 2U_БЭ.нас – 2U_КЭ.нас

U^–_пом = U¹ – U¹_пор = E – 4U_БЭ.нас + U_КЭ.нас

Сигналдың таралу уақытымен анықталатын ТТЛ элементтерінің тез әсері негізгі емес тасымалдаушылардың жинақталу және таралу үдерісінің ұзақтығына тәуелді болып келеді. ТТЛ элементінің жұмысы кезінде ашық транзисторлар байытылу жағдайында тұратындықтан, ТТЛ инерттілігінің артуына транзисторлардың жабылу кезінде туындайтын негізгі емес тасымалдаушылардың таралу уақыты септігін тигізеді.

ТТЛШ элементтері

ТТЛ элементтерінің әсерін тездету мақсатында ТТЛШ элементтерінде Шотка транзисторлары қолданылады, ол қарапайым транзистор және база мен транзистордың коллекторы арасында қосылған Шотка диодының қосылысынан тұрады. Шотка диодындағы кернеудің азаюы қарапайым p-n-ауысымына қарағанда ашық жағдайда аз болғандықтан, кіріс тогының айтарлықтай бөлігі диол арқылы өтіп, ал аз бөлігі базаға енеді. Сондықтан транзисторлар терең байытылу режиміне кірмейді.

Сәйкесінше , коллекторлы ауысым арқылы инжекциялар үшін базада тасымалдаушылардң жинақталуы орын алмайды.

Шотка диодтары бар ТТЛ элементтеріндегі белгі таралуының орташа уақыты ТТЛ-дің қарапайым элементтеріне қарағанда 2 есе аз. ТТЛШ-ны кемшілігі ретінде ТТЛдің ұқсас элементтеріне қарағанда кедергіге қарсы тұра алу қасиетінің төмендігі жатады.

4.2.4 Үш шығыс жағдайы бар ТТЛ элементтері – қосымша кірісі бар V (сурет 13,а). Беріліс кезінде кернеу кірісіндегі U⁰ транзистор VT5 ашық және байытылған болады, ал транзисторлар VT6 және VT7 жабық және сондықтан да логикалық элементтің жұмысына әсер етпейді. Ақпараттық кірістегі белгілердің комбинациясына байланысты ЛЭ-де «лог.0» және «лог.1» деңгейіндегі белгілер болуы мүмкін.

13,б суретте бұл элементтің УГО-сы көрсетілген. ∇ белгісі кірістегі үш жағдайды көрсетеді. E_{∇ «} Үшінші жағдайдың рұқсаты» белгісі ЛЭ-нің =0 үшінші жағдайға ауысатындығын көрсетеді.

 

 

Сурет 13 үш шығыс жағдайы бар ЖӘНЕ-ЕМЕС логикалық элементі а) және оның УГО-сы б) .

Кесте 7-де ЛЭ ТТЛ кейбір топтамаларының параметрлері келтірілген.

Кесте 7 ЛЭ ТТЛ кейбір топтамаларының параметрлері

ПАРАМЕТРЛЕР	ТОПТАМАЛАР
	Әмбебап	Жылдам әсер етуші		Микроқуатты
	133, 155	К531	КР1531	К555	Кр1533
Кіріс ток I0ВХ, мА	-1,6	-2,0	-0,6	-0,36	-0,2
Кіріс ток I1ВХ, мА	0,04	0,05	0,02	0,02	0,02
Шығыс кернеу U0ВЫХ, В	0,4	0,5	0,5	0,5	0,4
Шығыс кернеу U1ВЫХ, В	2,4	2,7	2,7	2,7	2,5
Шығыс бойынша тарату коэффициенті KРАЗ	10	10	10	20	20
Кіріс бойынша біріктіру коэффициенті KОБ	8	10	—	20	—
Белгінің таралу уақыты tЗАД.ср	19	4,8	3,8	20	20
Тұтынылатын ток, мА:
I0ПОТ ( U0ВЫХ кезінде)	22	36	10,2	4,4	3
I1ПОТ ( U1ВЫХ кезінде)	8	16	2,8	1,6	0,85
Кедергінің рұқсат етілетін кернеуі, В	0,4	0,3	0,3	0,3	0,4
Қуат кернеуі, В	5	5	5	5	5
Шығыс токтары, мА:
I0ВЫХ	16	20	20	8	4
I1ВЫХ	-0,4	-1	-1	-0,4	-0,4
Элементке шаққандағы орташа тұтынылатын қуаттылық, мВт	10	19	4	2	1,2

5. Эмиттерлі-байланысқан логика. Тікелей байланысы бар транзисторлы логика (ТББТЛ)

 

Эмиттерлі-байланысқан логиканың негізі болып жылдам әсер етуші ток ауыстырғыш жатады (сурет 14,а). Ол екі транзисторлардан тұрады, мұндағы коллекторлы шынжырға R_К жүктемесінің резисторлары кіреді, ал екі транзистордың да эмиттер шынжырына жалпы резистор Rэ кіреді.

Сурет 14. Эмиттерлі-байланысқан логика: а) токты ауыстырғыш; б) қарапайым принципиалды сызба

U_вх артқан кезде ток транзистор арқылы көбейеді. Кернеу артады, транзистор VT2 жабылады және ол арқылы ток та азаяды. U_вх лог «0» деңгейіне дейін азайған кезде керісінше транзистор VT1 жабық, ал транзистор VT2 байыту аймағымен шекаралас жерде сызықтық режимде болады.

ЭБЛ сызбасында (сурет 14,б) транзисторға VT1 параллельді түрде тағы бір немес бірнеше транзисторлар қосылады.

U_ВЫХ1 = U¹ – U_БЭ.нас = U⁰

U_ВЫХ2 = U_ПИТ – U_БЭ.нас = U¹

Осылайша, бірінші шығыс бойынша берілген сызба НЕМЕСЕ-НЕ логикалық операциясын, ал екіншісі бойынша НЕМЕСЕ операциясын жүзеге асырады. Шекті кернеу U_ПОР=U_ОП, логикалық ауысым ΔU=U¹-U⁰=U_БЭ.нас және сызбаның кедергіге қарсы тұра алу қасиеті U⁺_ПОМ=U^-_ПОМ=0,5U_БЭ.нас екендігі белгілі.

6. Интегралды инжекциялық логика. МТЖ (металл-тотық-жартылай өткізгіш) транзисторлардағы логикалық элементтер. Динамикалық жүктемесі бар кілттердегі логикалық элементтер. Комплементарлы кілттердегі логикалық элементтер.

Интегралды инжекторлы логика (И²Л) элементтерінің дискретті сызба техникасында дәл осындай ұқсас элементі жоқ және ол тек қана интегралды түрде жүзеге асырылуы мүмкін (сурет 16а). И²Л элементтері екі транзисторлардан құралады: көлденең орналасқан p-n-p-транзистор инжектордың ролін орындайды, ал тігінен орналасқан n-p-n-транзистор инвертор режимінде жұмыс жасайды. N-типті жалпы аймағы p-n-p-транзисторының базасы ретінде де, сондай-ақ n-p-n-транзисторының эмиттеры болып та қызмет етеді және «жерге қосылған» нүктеге жалғанады. p-n-p-транзисторының коллекторы мен n-p-n-транзисторының базасы да жалпы аймаққа жатады. Эквиваленттік сызба 16 б суретінде келтірілген.

 

Сурет 16 Инжекциялық қуаттануы бар транзистор: а – құрылымдық сызба; б – эквиваленттік сызба; в – ток генераторы бар эквивалентті сызба.

 

Инжектордағы эмиттер-базаның байланысына U_ҚУАТ  қуат көзінің кернеуі беріледі. Қуат көзінің минималды кернеуі эмиттерлік ауысымға кернеудің төмендеуімен анықталады: U_КЭ.нас=0,7 В. Алайда, I⁰ эмиттер тогын тұрақтандыру үшін қуат көзімен қатар R резисторы да қосылады және қуаттау көзінің кернеуі алынады U_ҚУАТ =1…1,2 В. Бұл ретте p-n-ауысым эмиттер-база VT1 ашық және коллекторлы ауысымда тесік диффузиясы орын алады. Коллекторға жылжу шамасына қарай тесіктердің бір бөлігін электрондармен бірге қайта құрамдастырады, бірақ олардың айтарлықтай бөлігі коллекторлы ауысымға жетіп, одан өте бере инвентордың р-базасына (транзистор VT2) жетеді. Бұл диффузия үдерісі, яғни база тесіктердің инжекциясы кіру әсеріне қарамастан тұрақты түрде жүріп отырады.

Егер базадағы кернеу VT2 U_вх=U⁰, ал бұл S кілтінің тұйық жағдайына сәйкес, онда инвертордың р-базасына кіретін тесіктер қуаттау көзінің теріс полюсіне қарай кедергісіз жинақталады. Транзистор VT2-нің коллектор байланысына ток енбейді және ол коллекторлы байланыс VT2-нің ажыратылған жағдайына бара-бар болып саналады. Шығушы байланыстың мұндай жағдайы лог. «1» кернеуіне сәйкес келеді.

    U_вх=U¹ кезде (S кілті ажыратылған) инвертордың р-базасындағы тесіктер жинақталады. Базаның әлеуеті арта бастайды және сәйкесінше ауысымдар ашылмайынша ауысым VT2-гі кернеу де түсе береді. Ол жағдайда транзистор VT2-нің коллекторлы байланысында ток жүретін болады және эмиттер мен инвертор коллекторының арасындағы әлеуеттың әртүрлілігі нөлге жақындайдығ яғни бұл транзистор байланыстың қысқа тұйықталған аумағын танытатын болады, және бұл жағдай лог. «0» деңгейіне сәйкес келетін болады. Осылайша, жоғарыда қарастырылған элемент кілттің ролін атқарады.

    Жалпы базамен сызбаға қосылған транзистордың коллекторлы тогы кең көлемде коллектордағы кернеудің өзгерісіне тәуелді болмайды. Транзистор VT1 жалпы базасы бар сызбаға қосылды. Биполярлы транзистор жұмысының теориясынан эмиттердің тұрақты тогы кезінде алынған оның сипаттамасы көлденеңге дерлік екендігі белгілі, яғни коллектордың тогы коллектордағы кернеуге тәуелді болмайды. Сондықтан ол токтың баламалы генераторымен ауыстырылуы мүмкін. Токтың эквивалентті генераторы туралы теоремаға сәйкес, тұрақты кернеу кезінде токты көбейту немесе қуат көзінен ажырату бұл генератордың ток мөлшеріне әсер етпейді. Осыған сәйкес, инжекциялық қуаттылығы бар транзистордың сызбасы сурет 16 в келтірілген қарапайым эквивалентті сызбаны танытады.

    Егер U_вх=U¹ , онда I⁰ тогы ток генераторынан VT2 базасын аша отырып ағылатын болады. Бұл ретте U_вх=U⁰. Егер U_вх=U⁰, онда I⁰ тогы жерге тұйықталады, транзистор VT2 жабық және U_вых=U¹.

    I⁰ инжекция тогының күші көп емес (10 нА…100 мкА), сондықтан транзистор белсенді режимде жұмыс жасайды. Белгіні тарату кедергісінің орташа уақыты тек инвертор базасындағы артық зарядтарды жұту үдерісінің ұзақтығымен және паразитті сыйымдылықты қайта қуаттау уақытымен ғана анықталады, сондықтан кілт жылдам қызмет етуші болып саналады. Кілт қызметінің жылдамдығы инжекция тогын арттырған кезде көбейе түседі.

 

 

Сурет 17 Интегралды инжекторлы логика (И²Л): НЕМЕСЕ-ЕМЕС элементінің сызбасы а) және логикалық ЖӘНЕ функциясын жүзеге асыру б).

        

    Көп коллекторлы транзисторды қолдану жалпы коллекторлы ток VT2-ні бір ұқсас элементке кіруді басқару үшін жеткілікті болатын бірнеше бірдей үлестерге бөлуге мүмкіндік береді. Осыған орай, сурет 17,а көрсетілген НЕМЕСЕ-ЕМЕС логикалық элементінің қарапайым сызбасын қолдану мүмкін болып саналады. Бұл сызба НСТЛ (сурет 15, а қара) элементтерінің сызбасына ұқсас. НЕМЕСЕ-ЕМЕС НСТЛ элементтерінің сызбасына қарағанда НЕМЕСЕ-ЕМЕС И²Л элементінде тіпті біріктілірген коллекторлар байланысындағы резистор да талап етілмейді, себебі коллекторлы байланыс ток генераторынан келесі каскадқа ие болады.

    Сурет 17,б-да ЖӘНЕ логикалық функциясын жүзеге асыратын сызба келтірілген. Екі кіреберіске (Х1 және Х2) лог. «0» белгісінің берілуі кезінде инверторлардың біріктірілген коллекторларында (VT3 және VT4) лог. «1» белгісі болады. Бір кіреберіске немесе екеуіне де бір уақытта лог. «1» белгісі берілетін болса, онда сызбаның шығысында лог. «0» аламыз, бұл ЖӘНЕ логикалық операциясының орындалуына сай болып келеді.

    И²Л элементтері аз орын алады, қуаттылық пен ауысым энергиясын болмашы ғана тұтынады. Оларға келесідей параметрлер тән: U_ПИТ=1 В; t_зад.ср=10…100 нс; K_раз=3,5; K_об=1.

    6.1. МТЖ-транзисторларындағы логикалық элементтер

    МТЖ-транзисторларындағы логикалық элементтерде транзисторлардың тек екі типі ғана қолданылады: басқарушы және жүктеме. Басқарушы – қысқа, бірақ жеткілікті дәрежеде кең арнасы бар, сондықтан аз қуат мөлшерімен басқарылады. Жүктеме: керісінше, ұзын, бірақ тар арнасы бар, сондықтан жоғары шығу кедергісіне ие және үлкен белсенді кедергі ролін атқарады.

    Биполярлы транзисторлардағы логикалық элементтердің алдындағы МТЖ-транзисторларындағы логикалық элементтердің айтарлықтай артықшылықтарына тұтынылатын аз қуаттылық жатады. Алайда, шапшаңдығы жөнінен олар биполярлы транзисторлардағы сызбаларға қарағанда ақсайды. Бұл оларда салыстырмалы түрде паразитті сыйымдылық C_ЗИ және C_СИ - пен ажыратылады, оларды қуаттауға бірталай уақыт қажет болып саналады. Сонымен қоса, ашық МТЖ-транзисторының шығыс қарсылығы биполярлыға қарағанда әлдеқайда аз, ал бұл жүктеме конденсаторын қуаттау уақытын арттырады және ЛЭ жүктеме қабілеттілігін шектейді.

6.2 Динамикалық жүктемесі бар кілттердегі логикалық элементтер

Динамикалық жүктемесі бар кілттердегі логикалық элементтер бір жүктеме және бірнеше басқарушы транзисторлардан құралады. Егер басқарушы транзисторлар параллельді қосылған болса, онда НСТЛ-гідей (сурет 15,а қара) НЕМЕСЕ-ЕМЕС логикалық операциясын орын алады, ал кезектілікпен қосылған жағдайда ЖӘНЕ-ЕМЕС (сурет 18,а,б).

   

Сурет 18 МТЖ элементтерінің сызбасы: а) –НЕМЕСЕ-ЕМЕС; б) –ЖӘНЕ-ЕМЕС

Х1 және Х2 кіреберістеріндегі U_ВХ=U⁰<U_ЗИ.пор кернеуінің бар болған кезде басқарушы транзисторлар VT1 және VT2 жабық болады. Бұл ретте кернеу шығар кезде лог. «1» сәйкес келеді. Элементтің бір немесе екі кірісінде де U_ВХ=U¹>U_ЗИ.пор қызмет етсе, онда шығар жерде лог. «0» орын алады, бұл НЕМЕСЕ-ЕМЕС логикалық операциясының орындалуына сай келеді.     

ЖӘНЕ-ЕМЕС элементінің сызбасында басқарушы транзисторлар кезектілікпен қосылған, сондықтан сызбаның шығар жердегі лог. «0» деңгейі екі кірістегі де жекелеген белгілерде ғана орын алады.

6.3. Комплементарлы кілттердегі логикалық элементтер

Комплементарлы кілт әртүрлі типтегі өтімділік каналдары бар екі МТЖ-транзисторларынан тұрады, кірістері параллель, ал шығыстары кезекпен жалғанған (сурет 19,а). Кернеу болған кезде белгілі-бір типтегі арнасы бар транзистор үшін сәйкес транзисторды ашып, екіншісін жабу қажет. Қарама-қарсы полярлықтағы кернеу кезінде ашық және жабық транзисторлар орындарымен ауысады.Комплементарлы кілттердегі ЛЭ-ның бірқатар артықшылықтары бар.

Олар құрамына резисторлар кіретін ЛЭ үшін қолжетімсіз болып табылатын қуат көзінің кернеуінің өзгерісі кезінде жақсы жұмыс жасайды.

Статикалық режимде комплементарлы кілттің ЛЭ-сы қуатты көп пайдаланбайды.Оларға сонымен қатар шығыс белгісінің тұрақтылық деңгейі мен оның қуат көзінің кернеуінен аздаған айырмашылығы; жоғары кіріс және аздаға шығыс кедергісі; басқа технологиялардың микросхемаларымен оңай ұштасуы тән.

Сурет 19. КМТЖ ТЛ логикалық элементтерінің сызбасы: а) инвертор; б) НЕМЕСЕ-ЕМЕС; в) ЖӘНЕ-ЕМЕС.

2НЕМЕСЕ-ЕМЕС функциясын орындайтын КМТЖ ЛЭ сызбасы сурет 19, б-да көрсетілген. Транзисторлардың VT1, VT2 р-типті каналы бар және нөлге жақын бекітпедегі кернеу кезінде ашық болады. Транзисторлардың VT2, VT4 n-типті каналы бар және үлкен шекті мәнге ие бекітпедегі кернеу кезінде ашық болады. Егер кірістің екеуінде де немесе біреуінде ғана лог. «1» деңгейі қызмет етсе, онда сызбаның шығысында лог. «0» белгісі болады, бұл НЕМЕСЕ-ЕМЕС операциясының орындалғанын көрсетеді.

Егер сатылап және параллельді қосылған транзисторлардың орнын ауыстырсақ, онда ЖӘНЕ-ЕМЕС функциясын орындайтын элемент жүзеге асырылатын болады (сурет 19, в). Ол алдыңғыға ұқсас түрде қызмет етеді. Транзисторлардың VT1, VT3 р-типті каналы бар және нөлге жақын бекітпедегі кернеу кезінде ашық болады. Транзисторлардың VT2, VT4 n-типті каналы бар және үлкен шекті мәнге ие бекітпедегі кернеу кезінде ашық болады. Егер осы транзисторлардың екеуін де ашатын болсақ, онда шығар жерде «лог.0» белгісі орнатылатын болады.

КМТЖ ЛЭ-де үш тұрақты жағдайы бар элементтерді жүзеге асыру оңай болып келеді. Ол үшін инвертордың транзисторларымен қатар инверсты белгілермен басқарылатын екі комплементарлы транзисторды VT1, VT4 біртіндеп қосады (сурет 20, а).

 

Сурет 20. Үш шығыс жағдайы бар инвертор а) ЛЭ ТТЛ-дың ЛЭ КМТЖ-мен келісілуі 

б) ЛЭ ТТЛ-дың ЛЭ КМТЖ-мен келісілуін бірнеше тәсілдермен орындауға болады:

1) ЛЭ КМТЖ-ны аз кернеумен қуаттау (+5 В), бұл жерде ЛЭ ТТл белгілері ЛЭ КМТЖ транзисторларын ауыстырады;

2) ЛЭ ТТЛ-ны ашық коллектормен қолдану, шығу байланысына кернеудің қосымша көзіне жалғанған резисторлар қосылған (сурет 20,б).

Сақтау және монтаждау жүргізген кезде статикалық электр желісінен сақтанған жөн. Сондықтан сақтаған кезде микросхемалардың өткізгіші өзара тұйықталады. Монтажды сөнулі қуат кернеуі кезінде жүргізеді, бұл кезде де жөндеушілердің денесін жермен байланыстыратын білезіктерді қолдану қажетті болып саналады.

ЛЭ КМТЖ шағын және орташа жылдамдықтағы тиімді санды құрылғыларды тұрғызған кезде кеңінен қолданылады. ЛЭ КМТЖ топтамасының кейбір параметрлері 8-ші кестеде көрсетілген.

Кесте 8 ЛЭ КМТЖ кейбір топтамасының параметрлері

Параметрлер	сериясы
	176, 561, 564	1554
Қуаттың кернеуі UПИТ, В	3…15	2…6
Қажетті кернеу, В:
Төмен деңгей U0ВЫХ	<0,05	<0,1
Жоғары деңгей U1ВЫХ	UПИТ–0,05	UПИТ–0,01
Белгіні ұстап тұрудың орташа уақыты, нс:
для UПИТ=5 В	60	3,5
для UПИТ=10 В	20	—
Тосқауылдың жеткілікті кернеуі, В	0,3 UПИТ	—
Статикалық режимде тұтынылатын қуаттылық, мВт/корпус	0,1	0,1…0,5
Кіріс кернеуі, В	0,5…(UПИТ+0,5 В)	0,5…(UПИТ+0,5 В)
Шығу токтары, мА	1…2,6	>2,4
Ауысым жиілігінде тұтынылатын қуаттылық f=1 МГц, UПИТ=10 В, Cн=50 пф, мВт/корпус	20	—
Тактілі жиілік, МГц	—	150

Лекция.

Комбинациялық типті цифрлық құрылғылар. Екілік сумматорлар (қосқыштар). Бір разрядты сумматорлар (қосқыштар)

Көп разрядты сумматорлар (қосқыштар). Арифметикалық логикалық құрылғылар.

Комбинациялық типті цифрлық құрылғылар немесе цифрлық жадысыз автоматтар деп шығысында логикалық мәндері оның кірісіндегі сигналдар жиынтығымен,немесе олардың комбинацияларымен бір мәнді анықталатын цифрлық құрылғылар аитады.

Оларға қосқыш сұлбалар, шифраторлар және дешифраторлар мультиплексорлар және демультиплексорлар, цифрлық компараторлар. Комбинациялық типті цифрлық құрылғылар немесе интегралды микросхема процессор, жады секілді үлкен интегральды микросхемалар құрамына кіреді.

Цифровыми устройствами комбинационного типа или цифровыми автоматами без памяти называются цифровые устройства, логические значения на выходе которых однозначно определяются совокупностью или комбинацией сигналов на входах в данный момент времени. К ним относятся суммирующие схемы, шифраторы и дешифраторы, мультиплексоры и демультиплексоры, цифровые компараторы и другие устройства. Цифровые устройства комбинационного типа выпускаются в виде интегральных микросхем или входят в состав больших интегральных микросхем, таких как процессоры, запоминающие и другие устройства.

7.1Екілік сумматорлар (қосқыштар)

7.1.1 Бір разрядты сумматорлар (қосқыштар)

Цифрлық есептеуіш техникада екі және үш кірісі бар қосатын сұлбалар қолдынылады және біршісі жартылай суматор, ал екіншісі толық бірразрядты суматор деп аталады.

Жартылай суматор тек сандардың кіші разрядтарын қосуға арналады.Толық бірразрядты суматорлардың алғашқы разрядтан келесі разрядқа көшіру үшін белгі беретін үшінші кірісі бар.

В цифровой вычислительной технике используются одноразрядные суммирующие схемы с двумя и тремя входами, причём первые называются полусумматорами, а вторые — полными одноразрядными сумматорами. Полусумматоры могут использоваться только для суммирования младших разрядов чисел. Полные одноразрядные сумматоры имеют дополнительный третий вход, на который подаётся перенос из предыдущего разряда при суммировании многоразрядных чисел.

На рисунке 21, а) приведена таблица истинности полусумматора, на основании которой составлена его структурная формула в виде СДНФ (Рисунок 21, б). Функциональная схема, составленная на элементах основного базиса в соответствии с этой структурной формулой, приведена на рисунке 21, в).,а

21 суретте а) жартылай суматорың ақиқат кестесі. 21 суретте б) негізгі базистің элементерімен осы кестенің негізінде МДҚП түрде жазылған құрылымдық формула.

 21сурет. Бір разрядты сумматор (қосқыш): а) ақиқат кестесі, б) құрлымдық формула, в) функциональдық сұлба.

Основными параметрами, характеризующими качественные показатели логических схем, являются быстродействие и количество элементов, определяющее сложность схемы.

Быстродействие определяется суммарным временем задержки сигнала при прохождении элементов схемы. В приведённой выше схеме быстродействие определяется задержкой в трёх логических элементах.

Кроме количества элементов сложность схемы, как было отмечено выше, определяется количеством входов элементов, по которым выполняются логические операции. Этот параметр называется «Число по Квайну». Приведённая выше схема содержит 6 элементов и имеет 10 входов (Число по Квайну равно 10).

Недостатком схемы рисунок 21, в) является то, что на её входы необходимо подавать и прямые и инверсные значения операндов. Применяя законы алгебры логики схему можно преобразовать, исключив инверсии над отдельными операндами. Порядок минимизации показан на рисунке 22, а), функциональная схема — на рисунке 22, б), а её УГО — на рисунке 22, в).

Рисунок 22 Пример минимизации а), функциональная схема б) и УГО одноразрядного полусумматора в).

Минимизированная схема является более быстродействующей, так как вместо 6 содержит 3 элемента, а число по Квайну уменьшилось с 10 до 7. Учитывая огромное количество используемых суммирующих схем, выигрыш можно считать весьма ощутимым.

Схему полного одноразрядного сумматора можно получить на основе двух схем полусумматоров и схемы «ИЛИ», как показано на рисунке 23,а).

23сурет. Бірразрядты толық сумматор: а) екі жартылай сумматор негізінде жиналған функциональдық сұлба;функциональная схема на двух полусумматорах; б) — шарты гафикалық белгісі; в) — ақиқат кесстесі: г) — ықшамдалған сұлба.

23 суреттегі функциональдық сұлбаның жұмыс істеу приципінен ақиқат кестесін толтырамыз.Осы кестені талдаудан берілген сұлбаның толық бірразрядты сумматордың функциясын атқаратынын көруге болады.Өтетін сигнал екі тізбектелген жартылай сумматор сұлбаснан және немесе сұлбасынан өткендіктен бұл сұлбаның жұмыс істеу жылдамдығы ұтымды емес.

 

Из рассмотрения принципа работы функциональной схемы рисунок 23,а) составлена её таблица истинности, анализ которой показывает, что данная схема выполняет функции полного одноразрядного сумматора. Однако схема не является оптимальной по быстродействию, поскольку в ней сигнал проходит последовательно через две схемы полусумматоров и схему ИЛИ.

Суматорды екі шығысы және үш кіріс бар құрылғы түрінде істеген оның істеу әркетінің мақсатына сәйкесболареді.Оның функциясының МДҚП мына түрде жазылады.

Представляется целесообразным разработка сумматора как устройства, имеющего три входа и два выхода. СДНФ такой функции записывается в виде:

Интегралдық сұлбатехникада қолданылатын ықшамдалңан мәндері:

Минимизированные значения, используемые в интегральной схемотехнике:

P_I+1 = P_Ia + P_Ib + ab

Теңдеудің біріншісі логиканың алгебрасын қолдана отырып аналитикалық әдіспен, ал екіншісін- Карно картасының ықшамдау минимальдау әдісімен ықшамдалады. Бұл теңдеулергесійкес құрылған функциональдық сұлба23, г). суретінде көрсетілген. 23, а) суретіндегі сұлбаңа қарағанда жылдамырақ істейді. 23, б). суретте толық бірразрядты сумматордың шарты гафикалық белгісі келтірілген.

Первое из уравнений минимизируется аналитическим методом, используя законы алгебры логики, а второе — методом минимизирующих карт Карно.

Функциональная схема, составленная по этим уравнениям, приведена на рисунке 23, г). По сравнению со схемой рисунок 23, а) эта схема является более быстродействующей. Условное графическое обозначение (УГО) схемы полного одноразрядного сумматора приведено на рисунке 23, б).

7.1.2 Көпразрядты сумматорлар.

 Көпразрядты сумматорлар жасау әдістері:

-тізбектеп қосу;

-тізбектеп тасымалдау параллель қосумен;

-параллель тасымалдау параллель қосумен.

Методы построения многоразрядных сумматоров:

- Последовательное суммирование;

- Параллельное суммирование с последовательным переносом;

- Параллельное суммирование с параллельным переносом.

24сурет. Көпразрядты сандарды қосу:а) -тізбектеп;в)параллель тізбектеп тасымалдаумен.

Суммирование многоразрядных чисел: а) — Последовательное; б) — Параллельное с последовательным переносом

Тізбектеп қосу үшін барлық разрядтарға ортақ бір сумматор қолдынылады. 24,а сурет.

Операндтар а_I және b_I кірісі арқылы синхронды кіші разрядтан бастап енгізілу керек.

Кідірту тізбегі тасымалдауимпульсінің P_I+1бір тактыға кететін уақыт ұзақтығындай сақтайды, яғнинымен қосылатын келесі разрядтың қосындылар жұбы келгенше.Кідіртуді D-триггер орныдайды. қосындыларды

При последовательном суммировании используется один сумматор, общий для всех разрядов (Рисунок 24, а). Операнды должны вводиться в сумматор через входы а_I и b_I синхронно, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса  сумматорға переноса P_I+1 на время одного такта, то есть до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку выполняет D-триггер. Результаты суммирования также считываются последовательно, начиная с младших разрядов. Для хранения и ввода операндов на входы сумматора, а также для записи результата суммирования обычно используются регистры сдвига.

Достоинство этого метода — малые аппаратные затраты.Бұл әдістің жетістілігі –аз аппараты шығындар.Жетістілігі біруақытта екі жұп қосынды қосылатындығынан –жылдам әсер етуі баяулығы

Недостаток — невысокое быстродействие, так как одновременно суммируются только пара слагаемых.

Схема параллельного сумматора с последовательным переносом приведена на рисунке 24, б). Количество сумматоров равно числу разрядов чисел. Выход переноса P_I+1 каждого сумматора соединяется со входом переноса P_I следующего более старшего разряда. На входе переноса младшего разряда устанавливается потенциал «0», так как сигнал переноса сюда не поступает. Слагаемые a_I и b_I суммируются во всех разрядах одновременно, а перенос P_I поступает с окончанием операции сложения в предыдущем разряде.

Быстродействие таких сумматоров ограничено задержкой переноса, так как формирование переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса не распространится по всей цепочке сумматоров.

Параллельные сумматоры с параллельным переносомПараллель тасмалдауы бар параллель сумматорлар

Параллель тасмалдауды ұйымдастыру үшін арнайы арналған түйіндер-тез тасмалдау болктары қолдынылады. Для организации параллельного переноса применяются специальные узлы — блоки ускоренного переноса.

Принцип ускоренного переноса заключается в том, что для каждого двоичного разряда дополнительно находятся два сигнала:

G —тасмалдау құру образование переноса и H — тасмалдау таралуы распространение переноса.

G_I = a_I·b_I

H_I = a_I + b_I

G_I=1болған жағдайды,яғни a_I=b_I=1, бұл берілген i-разрядта келесі жоғарғы разрядқаP_I+1 алмасу сигналы алдынғы разрядтағы функциялардың қосындысына тәуелсіз қалыптасады .

Егерде a_I немесе b_I  «1»тең болса ,яғни H_I=1 тең болса,келесі разрядқа бастапқы разрядтан алмасу сигналы болғанда ғана көшірледі.

Егерде

В случае G_I=1, то есть a_I = b_I=1, в данном i-разряде формируется сигнал переноса P_I+1 в следующий высший разряд независимо от формирования функций суммы в предыдущих разрядах.

Если хотя бы одно из слагаемых a_I или b_I равно «1», то есть H_I=1, то перенос в последующий разряд производится при наличии сигнала переноса из предыдущего разряда.

Если H_I=H_I–1=1 и при этом существует сигнал переноса P_I из предыдущего в i-й разряд, то перенос производится сразу в i+2 разряд.

 

Жалпы жағдайда үдемелі ауысу үрдісін қалыптастыру мына теңдеумен беріледі:

P_I+1 = G_I + H_I·G_I–1 + H_I·H_I–1·G_I–2 + … + H_I·H_I–1·…·H₂·H₁·P₁

Тез тасмалдау блоктары интегралдық түрде орындалған жеке микросхема немесе сумматор сұлбасымен немесе бір микросхемада арифметика-логикалық құрылғы түрде шығарылады.

7.1.3 арифметика-логикалық құрылғы Арифметико-логические устройства

Негізгі арифметикалық амалдарға қосу және алу жатады. Алу амалдарын қосу әдісмен орындау үшін кері және қосымша кодтар жасалған. Алу амалын орындау үшін, азайтқышты қосымша кодқа өткізіп бірінші қосылғышқа қосу керек.Алынған нәтижені қосымша кодта көрсетілген. Оны сосын тікелей кодқа өткізу керек.Оң сандардың тікелей және кері кодтары бірдей.Теріс сандарды косымша кодқа айналдырғанда,барлық разрядтарын тура кодтың инверсия жасап және кіші разрядына бірді қосу керек. Қосымша кодты тікелей кодқа айналдырғанда,алынған нәтижені инверсия жасап кіші разрядқа бірдіі қосу керек

Основными арифметическими операциями являются сложение и вычитание. Разработаны коды дополнительный и обратный, которые позволяют выполнять операцию вычитания методом суммирования. Для выполнения операции вычитания, при использовании дополнительного кода, вычитаемое следует перевести в дополнительный код и просуммировать с первым слагаемым. Полученный результат (разность) будет представлен в дополнительном коде. Затем его следует перевести в прямой код.

Прямой и дополнительный код положительных чисел совпадают. При преобразовании отрицательного числа в дополнительный код все разряды прямого кода следует проинвертировать и к младшему разряду добавить единицу. При обратном преобразовании дополнительного кода в прямой результат следует также проинвертировать и к младшему разряду добавить единицу.

 Сонымен қосу әдісімен алу амалы қосымша уақыт шығымын қажет етеді және есептеу құрлғылардың жылдамдығын азайтады.

ЭЕМ жылдамдығын өсіру үшін , арифметикалық және логикалық амалдарды түрлендірмей сандардың тікелей кодтарымен орындауды қамтамасыз ететін, құрамдастырылған арифметико-логикалық құрылғылар істелген және қолдынылады.

Қосу және алу амалдарын орындау үшін , бір разрядты арифметикалық құрылғылардың істеу әдістері 25 суретте көрсетілген.

Қосу және алу амалдарының логикалық өрнектерін салыстырғанда, қосу(25,а сурет)  және алу(25,б сурет)  амалдарының өрнектері бір бірне сәйкес келеді,ал қарызға алуөрнегі қосу және алу амалдарының бөлігі болып табылады.

Из сравнения логических выражений операций суммирования (Рисунок 25, а) и вычитания (Рисунок 25, б) следует, что выражения для суммы и разности совпадают, а выражение для заёма является частью операции суммирования или вычитания.

 25 сурет.Ақиқат кестсі және құрылым формулалары қосу а),алу б) және бір разрядты АЛҚ сұлбасы в).

Сонымен алу амалын орындау үшін қосымша сигналдар алудың қажетілігі жоқ,қосымша аппаратық шығымдар керек болмайды.операцияның коды сәйкес көшіру және қарызға алу сигналдарын комутациялауын қамтамасыз өткізу қажет.

Таким образом, для выполнения операции вычитания не требуется получение дополнительных сигналов, поэтому и не требуются дополнительные аппаратные затраты. Необходимо лишь обеспечить коммутацию сигналов переноса и заёма в соответствии с кодом операции.

На рисунке 25, в) суретте басқару құрылғысы ролін екі клапанды қарапайым АЛҚ сұлбасы келтірілген приведена схема простейшего АЛУ, на которой роль устройства управления выполняют два клапана, управляемые разнополярными сигналами от управляющего напряжения U. Эта часть схемы на рисунке 25,в выделена пунктирной линией. U=0 болғанда алу амалы орындалады, ал U=1 — қосу амалы орындаладыоперация суммирования. 25, в) суретінде

Басқару кернеуінен U әрполярлы сигналдармен басқарылатын

Көпразрядты АЛҚ интегралдық микросұлба түрінде шығарылады немесе процессордың негізі болып оның құрамына кіреді. МС 564ИП3 (26,а сурет) —бұл 16 арифметикалық және 16 логикалық операциялар жасайтын төртразрядты параллель АЛҚ

26сурет. 4-разрядты АЛУ 564ИП3 сұлбасы а) 564ИП4 тездетіп тасмалдау сұлбасы б).

A(а₀–а₃) — бірінші операнд,

B(b₀–b₃) — екінші операнд,

S(s₀–s₃) — операция коды — 4 разрядты.

Егер M=0, онда арифметикалық амалдар орындалады: 2⁴=16,M=1 болғанда логикалық операциялар орындалады: 2⁴=16. Барлығы 16+16=32 операция.

F(f₀–f3) —операция нәтижесі. A=B шығысында  «1»пайда болады ,егер азайту амалын орындағанда операцияның  нәтижесі «0»тең болса , яғни A=B.

 

АЛҚ параллель типті болғандықтан оның G генерация шығысыжәне H тасмалдау таралуы бар. P_n және Р_n+ -шығатын және кіретінтасмалдар.

Тізбектей тасмалдайтын параллель сумматордағы дай, МС АЛҚ өңдейтін сөздердің разрядтығын үлкейту үшін оны тізбектеп қосуға болады.Бұл жағдайда операция орындау уақыты өседі.Бұл уақытты азайту үшін, АЛҚ жылдам әсер етуін өсіру МС үшін, 564ИП4 жылдам тасмалдайтын сұлбаны қолдану керек. 26, б)сурет.

Төрт МС АЛҚ және бір жылдам тасмалдайтын МС 16 разядты толық параллель АЛҚалуға болады.Оның қосу уақыты бір микросұлбаның қосу уақытына тең.

Уменьшить это время и, следовательно, увеличить быстродействие АЛУ можно применением схемы ускоренного переноса 564ИП4, рисунок 26, б). Используя четыре МС АЛУ и одну МС ускоренного переноса можно получить 16-разрядное полностью параллельное АЛУ, время суммирования которого равно времени суммирования одной микросхемы.

Лекция

8. Кодтайтын және декодтайтын құрылғылар. Шифраторлар. Дешифраторлар (декодерлер).

8.1 Шифраторылар

Шифратор (кодер) — это функциональный узел, предназначенный для преобразования поступающих на его входы управляющих сигналов (команд) в n-разрядный двоичный код.

Шифратор (кодер) –кірісінеберілген (кіретін) басқаратын сигналдарды n-разрядты екілік кодқа айналдыруға арналған функциональды түйіншік.

Сондаяқ, мұндай сигналдар немесе командалар ондық сандар болуы мүмкін, мысалы шифратордың көмегімен екілік кодқа түрленетін командының номері .В частности, такими сигналами или командами могут быть десятичные числа, например, номер команды, который с помощью шифратора преобразуется в двоичный код.

 

Мысал ретінде 3-разрядты шифратордың сұлбасын жасайық. Алдымен сигналдың коды екілік кодпен берілген,кодтаркестесін (ақиқат кестесін) сызайық.(27,а сурет) .немесе элементерімен іске асырылғансұлба 27,б суретінде көрсетілген.

В качестве примера разработаем схему 3-разрядного шифратора. Вначале следует построить таблицу кодов (таблицу истинности), в которой код номера сигнала представим, например, двоичным кодом (Рисунок 27,а). Схема, реализованная на элементах ИЛИ, приведена на рисунке 27,б.

27сурет.

3-разрядты ширатордың кодтар кестесі. а), оның функциональдық сұлбасы б)және ШГБ в).

 

В общем случае, при использовании двоичного кода, можно закодировать 2ⁿ входных сигналов. В рассмотренной выше схеме выходной код «000» будет присутствовать на выходе при подаче сигнала на вход X0 и в случае, если входной сигнал вообще не подаётся ни на один из входов. Для однозначной идентификации сигнала X0 в интегральных схемах формируется ещё один выходной сигнал — признак подачи входного сигнала, который используется и для других целей.

На рисунке 28 приведено УГО схемы 3-х разрядного приоритетного шифратора на 8 входов.

Рисунок 28 3-разрядный приоритетный шифратор К555ИВ1 а) и соединение двух МС б)

 

При подаче сигнала на любой из входов, устанавливается G=1, P=0, а на цифровых выходах — двоичный код номера входа, на который подан входной сигнал. Если сигнал подан одновременно на два или несколько входов, то на выходе установится код входа с большим номером. Отсюда название шифратора «приоритетный».

Если сигнал (лог.«0») подан на один из входов 0…7, то на выходах DD3 появятся младшие разряды прямого кода, на выходе G DD1 — лог. «0», определяющий разряд с весовым коэффициентом 8 выходного кода, на выходе P — лог. «1».

Если лог.«0» подан на один из входов 8…15, то сигнал лог. «1» с выхода P DD2 запретит работу DD1. При этом младшие разряды на выходах DD3 определяются уже микросхемой DD2, а на выходе 8 выходного кода будет лог. «1».

Таким образом, с выходов 1, 2, 4, 8 можно снять прямой код, соответствующий номеру входа, на который подан входной сигнал.

Дешифраторы (декодеры)

Дешифратор — функциональный узел, вырабатывающий сигнал «лог. 1» (дешифратор высокого уровня) или сигнал «лог. 0» (дешифратор низкого уровня) только на одном из своих 2ⁿ выходах в зависимости от кода двоичного числа на n входах.

Рисунок 29 Дешифратор: а) – таблица истинности; б) – функциональная схема

 

Дешифраторы широко используются в устройствах управления, где они формируют управляющий сигнал в соответствии с входным кодом, который воздействует на какое-либо исполнительное устройство.

Интегральные микросхемы дешифраторов изготавливаются с дополнительными входами, например, с входом разрешения (стробирования). Стробирование позволяет исключить появление на входах дешифратора ложных сигналов, запрещая его работу в интервале времени переходного процесса при изменении цифрового кода на входе.

Микросхема ИД3 (рисунок 30) имеет четыре адресных входа с весовыми коэффициентами двоичного кода 1, 2, 4, 8, два инверсных входа стробирования S, объединённых по И, и 16 инверсных выходов 0–15. Если на обоих входах стробирования «лог. 0», то на том из выходов, номер которого соответствует десятичному эквиваленту входного кода, будет «лог. 0». Если хотя бы на одном из входов стробирования S «лог. 1», то независимо от состояния входов на всех выходах микросхемы формируется «лог. 1».

Наличие двух входов стробирования существенно расширяет возможности использования микросхем. Из двух микросхем ИД3, дополненных одним инвертором, можно собрать дешифратор на 32 выхода (рисунок 31), а из 17 микросхем — дешифратор на 256 выходов (рисунок 32).

32сурет. 256 шығысы бар дешифратор

 

---

Дата добавления: 2022-01-22; просмотров: 23; Мы поможем в написании вашей работы!

Поделиться с друзьями:

---

---

Мы поможем в написании ваших работ!